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軟件無線電中通常采用的ADC和DAC的結構包括以下4種類型：
（1）并行結構，包括Flash-ADC和串狀DAC；
（2）分段結構，包括折疊內插ADC和“分段”梯形DAC；
（3）迭代結構，包括分區(qū)ADC、流水線型ADC、逐次逼近型ADC；
（4）Σ-△結構，包括Σ-△ADC和DAC。
下面以ADC為例對以上幾種結構進行介紹。
1．并行結構
并行結構的數(shù)據(jù)轉換器的基本思想是：同時比較待轉換的信號電平與所有級別的量化電平之間的關系，在模擬信號和數(shù)字信號之間相互轉換。并行結構所對應的A/D和D/A轉換器件分別為Flash-ADC和串狀DAC。
Flash-ADC內含一列并聯(lián)比較器，一列由電阻分壓器產(chǎn)生的電平作為相應的比較器的基準電壓。被轉換的模擬電壓信號同時加到全部比較器上，各比較器的輸出經(jīng)編碼后作為ADC的輸出，如圖2.12所示。
一個分辨率為N（bit）的Flash-ADC含有2N個精密電阻，2N?1個高速比較器；分辨率每增加1bit，需要增加2N個精密電阻和2N個高速比較器，這會大大增加集成的復雜度和器件功耗。因此一般Flash-ADC的分辨率無法達到很高。
串狀DAC是實現(xiàn)Flash-ADC的逆操作，因使用電阻串來構造參考電壓而得名，在有的書中也被稱為開爾文分配器。串狀DAC依靠待轉換數(shù)據(jù)來控制一組開關，以產(chǎn)生合適的電流通過精密電阻，從而產(chǎn)生合適的模擬信號電壓。
并行結構只需要一級模擬電路，因此具有設計簡單，轉換時間短，速度快的優(yōu)點，在所有可能的結構中提供快的數(shù)據(jù)轉換。在分辨率要求較低的情況下，F(xiàn)lash-ADC和串狀DAC兩種結構都容易采用超大規(guī)模集成電路（VLSI）進行設計。然而，由于比較器（或開關）和精密電阻的數(shù)量隨著轉換器的分辨率呈指數(shù)增長，F(xiàn)lash-ADC和串狀DAC的芯片面積和功耗也隨之呈指數(shù)增長。
在PLC發(fā)展的初期，沿用了設計繼電器電路圖的方法來設計梯形圖程序，即在已有的些典型梯形圖的基礎上，根據(jù)被控對象對控制的要求，不斷地修改和完善梯形圖。有時需要多次反復地調試和修改梯形圖，不斷地增加中間編程元件和觸點，后才能得到一個較為滿意的結果。這種方法沒有普遍的規(guī)律可以遵循，設計所用的時間、設計的質量與編程者的經(jīng)驗有很大的關系，所以有人把這種設計方法稱為經(jīng)驗設計法。它可以用于邏輯關系較簡單的梯形圖程序設計。
用經(jīng)驗設計法設計PLC程序時大致可以按下面幾步來進行：分析控制要求、選擇控制原則；設計主令元件和檢測元件，確定輸入輸出設備；設計執(zhí)行元件的控制程序；檢查修改和完善程序。
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